네패스 반도체 연구소는 지난 12월 2일부터 5일까지 싱가포르에서 열린 IEEE Electronics Packaging Technology Conference(EPTC 2025)에 참가해, 「Development of Embedded Bridge Die Interposer Using Fan-out Packaging for Heterogeneous Integration of NPUs and HBMs」를 주제로 연구 성과를 발표했다.
EPTC는 IEEE Electronics Packaging Society(EPS)가 주관하는 아시아·태평양 지역의 대표적인 반도체 패키징 및 이종집적 분야 국제 학회로, ASE, Amkor, TSMC, IMEC, A*STAR 등 글로벌 반도체 기업과 연구기관이 대거 참여해 최신 기술 동향을 공유하는 권위 있는 행사다.
이번 발표는 HPC·AI 시스템에서 NPU와 HBM을 단일 패키지 내에 고밀도로 집적해야 할 필요성이 커지는 가운데, 기존 실리콘 인터포저의 한계를 극복하기 위한 FOWLP(Fan-Out Wafer Level Packaging) 기반 Embedded Bridge Die 인터포저 기술을 소개한 것이다. 연구소는 자체 개발 중인 배선 형성 공정과 다이 본딩 공정 등 공정 흐름과 함께 개발 시제품을 공개하며 팬아웃 기술의 확장 가능성을 제시했다.
이번 학회에서는 Hybrid Bonding을 포함한 Heterogeneous Integration 기술과 소재(Materials) 관련 발표가 주를 이루어 글로벌 연구·산업계의 기술 방향성을 확인했다. 이를 통해 네패스는 현재 개발 중인 2.5D 및 엣지 컴퓨팅 기술의 후속 공정 개발과 신뢰성 평가를 한층 강화할 필요성을 재확인했다고 밝혔다.